Generation and validation of detailed architectures from behavioral VHDL descriptions
Authors:
K O'Brien Aichouchi M Jerraya A A
Issue Date:
1994
Citation:
Generation and validation of detailed architectures from behavioral VHDL descriptions M Aichouchi K O'Brien A A JerrayaThe Arabian journal for science and engineering المجلة العربية للعلوم والهندسة Univeristy of Petroleum and MineralsVol 19 no 4B (October 1994) p p 755770Aichouchi MK O'BrienJerraya A A
Abstract:
Highlevel synthesis descriptions allow the specification of complex designs
With highlevel descriptions hardwarerelated issues such as synchronization
information need not be explicitly included Therefore they must be added to the
output of the highlevel synthesis tool
In this paper we present a programmable architecture translator (PAT) that
adds synchronization signals to an RTL description generated by the highlevel
synthesis tool AMICAL PAT allows the designer to add customized
synchronization schemes to the generated architecture and the translation of the
entire description into VHDL acceptable by existing logic level synthesis tools إن التصميم باستخدام اللغات عالية المستوى يسمح بتوصيف التصميمات المعقدة، وهذا بدوره يؤدي إلى الاستغناء مبدئيا عن المعلومات ذات العلاقة بعمل الدوائر مثل المعلومات الخاصة بالتزامن بين الدوائر، ولكن هذه المعلومات يجب أن تضاف إلى نتائج أي أداة تأليف عالية المستوى ونقدم في هذا البحث مترجما بنائيا مبرمجا (PAT) يستطيع إضافة إشارات الخاصة بالتزامن إلى توصيف وهو نتاج استخدام أداة التأليف عالية المستوى AMICAL هذا ويسمح PAT للمصمم بإضافة تراكيب تزامنية حسب الطلب إلى البناء الناتج وكذلك بترجمة الوصف بكامله إلى مقبول لأدوات التأليف الرقمية المتوفرة حاليا
